隨著DDR總線速率的不斷提升，不論做主板設(shè)計(jì)或測試的工程師，還是做內(nèi)存條或DRAM芯片設(shè)計(jì)或測試的工程師都面臨DDR總線信號完整性測試分析的挑戰(zhàn)。對信號完整性工程師來說，DDR總線走線多，時序復(fù)雜，探測困難，是計(jì)算機(jī)系統(tǒng)中最復(fù)雜的總線。本文進(jìn)行了DDR1&2&3信號完整性測試分析技術(shù)的探索，重點(diǎn)介紹了DDR總線架構(gòu)，DDR2 667時鐘抖動測試方法，最差情況地址、命令總線測試方法和創(chuàng)新的數(shù)據(jù)總線眼圖和模板測試方法，希望對DDR信號完整性工程師有參考價值。

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DDR1&2&3信號完整性測試分析技術(shù)探析

http://173kt.com 來源：孫燈亮新浪博客 時間：2009-06-26

　　隨著DDR總線速率的不斷提升，不論做主板設(shè)計(jì)或測試的工程師，還是做內(nèi)存條或DRAM芯片設(shè)計(jì)或測試的工程師都面臨DDR總線信號完整性測試分析的挑戰(zhàn)。對信號完整性工程師來說，DDR總線走線多，時序復(fù)雜，探測困難，是計(jì)算機(jī)系統(tǒng)中最復(fù)雜的總線。本文進(jìn)行了DDR1&2&3信號完整性測試分析技術(shù)的探索，重點(diǎn)介紹了DDR總線架構(gòu)，DDR2 667時鐘抖動測試方法，最差情況地址、命令總線測試方法和創(chuàng)新的數(shù)據(jù)總線眼圖和模板測試方法，希望對DDR信號完整性工程師有參考價值。

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